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Ansys VeloceRF
インダクタおよびトランス設計ツール

Ansys VeloceRFは誘導デバイスの合成およびモデリングツールです。最小3nmという高度なノードをサポートし、主要なEDAプラットフォームと統合できます。

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インダクタと伝送路

最小3nmまでのスパイラル形状のデバイスやTラインの合成とモデリング

Ansys VeloceRFは、複雑なスパイラル形状のデバイスやTラインの合成とモデリングにかかる時間を大幅に短縮することで、設計サイクルを短縮します。インダクタやトランスのジオメトリをコンパイルするのに数秒しかかからず、モデリングと解析には数分しかかかりません。主要なEDAプラットフォームと統合され、テープアウト可能なレイアウトをインスタンス化します。

  • DRCクリーンデバイスの合成
    DRCクリーンデバイスの合成
  • すべての主要ファウンドリでサポート
    すべての主要ファウンドリでサポート
  • シリコン検証済み
    シリコン検証済み
  • シリコンサイズとコストの削減
    シリコンサイズとコストの削減
最小5nmまでのスパイラル形状のデバイスやTラインの合成とモデリング

主な機能

Ansys VeloceRFを使用して、複数のデバイスや伝送路が密にパッキングされたデバイスを合成し、最適化されたシリコンフロアプランを実現できます。詳細なレイアウトの前に、任意の数の誘導デバイス間のカップリングを解析することで、設計サイズを縮小し、ガードリングを削減または排除します。

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  • DRCクリーンデバイス
  • 最小3nmまで対応
  • 検証済みの精度
  • デバイス形状のライブラリ
  • 複数デバイスのカップリング
  • パラメトリックスイープを使用した最適化
  • PCell/PyCellの生成
  • デバイスサイズの縮小
  • LDE効果の包含
  • SパラメータとRCLK
2021-01-velocrf-case-study.jpg

Ansys VeloceRFは、複雑なスパイラル形状のデバイスやTラインの合成とモデリングにかかる時間を大幅に短縮することで、設計サイクルを短縮します。

インダクタのサイズとインダクタ間のクロストークは、ダイのサイズに影響を与える可能性があります。Ansys VeloceRFは、最適化条件とジオメトリ制約を使用して、より小さなデバイスを設計するのに役立ちます。さらに、任意の数のインダクタ間のカップリングを計算して、シリコン実装面積を最適化し、回路のコンテキストでインダクタを最適化します。Ansys VeloceRFでパラメトリックスイープがサポートされることで、回路のコンテキストでの最適なパフォーマンスソリューションとなります。ファウンドリ検証済みの精度により、クロストーク障害を排除するのに役立つシリコン実証済みモデルを使用して設計におけるリスクを軽減します。

Ansys VeloceRFは現在、200を超える独自のファウンドリプロセスをサポートし、TSMC社、UMC社、GlobalFoundries社、TowerJazz社、Samsung社などのすべての半導体ファウンドリのCMOS、BiCMOS、GaAs、SOS、SOIを含む、最小3nmまでのあらゆるプロセスに対応しています。このツールは、主要なEDA設計プラットフォームおよびLVSツールと統合できます。

アプリケーション

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エレクトロニクスの信頼性

エレクトロニクスの信頼性

Ansysの統合エレクトロニクス信頼性ツールが、熱的、電気的、機械的信頼性に関する最大の課題の解決にどのように役立つかをご紹介します。

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アプリケーション

最小3nmまでのミリ波設計のスパイラル形状デバイスやTラインの合成とモデリング

Ansys VeloceRFは、わずか数分で、ミリ波のスパイラル形状デバイスとTラインを合成して解析します。DRC/DFMクリーンデバイスを生成します。これには、最小3nmまでのフィルも含まれます。これらのデバイスは、受動性および因果律を満たすSパラメータおよび非常にコンパクトなRLCkネットリストモデルによってモデル化され、最大限の幾何学的柔軟性をもたらすようPCell/PyCellとして提供されます。コンテキストに応じた最適化により、複数のデバイスや伝送路を密なフロアプランでパッキングすることで、ダイサイズを大幅に削減でき、ガードリングを削減または排除できます。デバイスの構成ブロックが事前定義されたライブラリで高周波をサポートし、任意の数の誘導デバイス間のカップリングをサポートします。

Image depicting Ansys VeloceRF synthesizing and modeling complex spiral devices and T-lines.

 

主な機能

VeloceRFは、シリコン上の誘導デバイスの包括的な合成、モデリング、解析、および最適化を提供します。

  • シリコン検証済み
  • フロアプランのパッキングを最適化
  • デバイスサイズを縮小
  • 事前定義された形状のライブラリ
  • パラメトリックスイープでパフォーマンスを最適化
  • 200を超えるシリコンテクノロジーでサポート

シングルスパイラルインダクタ:差動型、シングルエンド、正方形および八角形、センタータップあり／なし

マルチスパイラルインダクタ:トランス、バラン、Tコイル、および直列差動型

Tライン:シールド付き、二重シールド、ストリップライン、カプラ、コンバイナ、およびテープアウト可能なその他のタイプ

Ansys VeloceRFは、任意の数のインダクタ間のカップリングを計算して、シリコン実装面積を最適化します。VeloceRFを使用して、ガードリングを締め付けたり除去したり、シリコンフロアプランを最適化したりできます。

Ansys VeloceRFはインダクタパラメータのパラメトリックスイープをサポートし、回路のコンテキストで最適なソリューションを提供します。これにより、インダクタ間で独自のカップリング解析が可能になり、クロストーク関連の障害を排除できます。

Ansys VeloceRFは、ミリ波周波数での設計に実証済みのシリコン精度をもたらします。さまざまなTライン構造で、マイクロストリップライン、コプラナーウェーブガイド（シールド付きおよび二重シールド）、ストリップライン、45度および90度の曲げ、Tジャンクション、スタブ、分岐ラインカプラ、ウィルキンソン分配機など、LEGO®に似た設計アプローチをサポートしています。

Ansys VeloceRFは現在、200を超える独自のファウンドリテクノロジーをサポートし、TSMC社、UMC社、GlobalFoundries社、TowerJazz社、Samsung社などの半導体ファウンドリのあらゆるプロセス（CMOS、BiCMOS、GaAs、SOS、SOI）に対応しています。VeloceRFは、最小3nmまでのすべてのプロセスノードをサポートします。主要なEDAプラットフォームと統合され、VeloceRFモデルは寄生成分抽出ネットリストと組み合わせることができます。

Ansys VeloceRFは、フル3Dメッシングアルゴリズムによって導体のボリュームが小さなセルにセグメント化される前に、レイアウト依存効果（LDE）を計算します。3D基板モデルにより、分配されたRC基板ネットワークを迅速かつ正確に抽出できます。抽出されたモデルは非常に正確で、電流分布、表皮効果、近接効果などの電磁現象をすべて捉えます。

Ansysソフトウェアにアクセスできます

Ansysは、障害を持つユーザーを含め、あらゆるユーザーが当社製品にアクセスできることはきわめて重要であると考えています。そのため、US Access Board（508条）、Web Content Accessibility Guidelines（WCAG）、およびVoluntary Product Accessibility Template（VPAT）の最新フォーマットに基づくアクセシビリティ要件に準拠するよう努めています。

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