첨단 반도체 패키징은 여러 개의 반도체 칩을 단일 전자 패키지로 결합하는 제조 공정 모음입니다. 이 접근 방식은 성능을 높이고 전력 소비와 비용을 줄입니다.

전통적인 패키징은 땅에 단층 건물을 짓는 것과 같습니다. 첨단 패키징을 사용하면 더 작은 땅에 여러 건물을 배치하고 교량, 수직 통로 및 터널로 연결할 수 있습니다. 이러한 기술을 효과적으로 활용하는 기업은 빠르게 성장하는 반도체 시장에서 경쟁 우위를 확보할 수 있습니다.

첨단 패키징에 사용되는 가장 일반적인 기술은 2.5D, 3D-IC, 이기종 통합, 팬아웃 웨이퍼 레벨 패키징 및 시스템 인 패키지입니다. 각각은 웨이퍼에서 단일 칩을 가져와 플라스틱, 금속 또는 유리로 둘러싸인 전기적으로 연결된 단일 어셈블리(패키지)에 다른 칩과 함께 배치하는 다른 방법입니다. 패키지가 생성되면 인쇄 회로 기판이나 유연한 테이프에 연결되어 전자 장치에 배치됩니다. 

반도체 기술이 물리 법칙에 어긋나기 시작하면서 더 적은 공간에 더 많은 트랜지스터를 집어넣는 능력이 둔화되고 있습니다. 수십 년 동안 마이크로 전자공학 업계는 칩의 트랜지스터 밀도가 2년마다 두 배로 늘어날 것이라는 무어의 법칙이라고 불리는 Intel 공동 창업자인 고든 무어(Gordon Moore)의 예측을 활용하여 이러한 속도를 따라잡기 위한 투자와 계획을 세워왔습니다. 따라서 각 세대의 칩은 그 기능 크기가 더 작아지고 밀도는 더 높아져 장치의 전기 연결이 성능 병목 현상을 일으키게 됩니다. .

첨단 패키징은 설계자가 이러한 한계를 극복할 수 있는 강력한 방법입니다. 여러 칩을 3차원으로 배열하고 칩 간 및 과도 집적 회로에 직접 연결을 구축하여 병목 현상을 해소하고 비용을 절감할 수 있습니다. 또 다른 이점은 근처에 다양한 기능을 가진 칩을 배치하여 전력 소비를 줄이고 속도를 높이며 다기능 장치를 단일 패키지로 단순화하는 것입니다.

또한 단일 패키지의 이 폼 팩터는 통합을 여러 구성 요소와 관련된 후처리 단계에서 팹이라고도 하는 반도체 제조 현장의 프런트 엔드 단계로 이동함으로써 제조, 배송 및 재고 비용을 절감합니다. 또한 이 접근 방식은 패키징 인건비를 크게 줄기 때문에 인건비가 적은 곳에 별도의 패키징 시설이 필요하지 않습니다. 

사람들이 생성하는 모든 데이터를 저장할 수 있는 컴퓨팅 성능과 메모리에 대한 수요가 증가함에 따라 보다 효율적이고 저렴한 마이크로 전자 장치에 대한 필요성이 커지고 있습니다. 더욱 정교하고 성능이 뛰어난 가전제품은 또한 더 적은 전력 소비로 더 작은 패키지에 더 많은 기능을 제공하는 시장을 창출합니다. 측정(센서), 데이터 가져오기, 계산(프로세서), 데이터 저장(메모리) 또는 데이터 내보내기를 수행하는 구성 요소가 추가되면서 점점 더 많은 장치가 스마트해지고 있습니다. 첨단 패키징은 제품이 각 기능의 여러 인스턴스를 단일 모듈로 결합하는 데 도움이 될 수 있습니다.

가장 빠르게 성장하는 분야 중 하나는 자동차 산업입니다. 성능, 효율 및 안전을 위한 첨단 시스템과 점점 더 많은 수의 센서가 결합되어 첨단 패키징으로 제작된 더 강력하고 효율적이며 저렴한 전자 모듈에 대한 수요가 증가하고 있습니다.

사물 인터넷(IoT) 장치는 여러 전자 기능을 단일 부품으로 결합하여 전자 설계에 추가하려는 제품 설계자의 의도를 보여주는 또 다른 예입니다. 첨단 패키징으로 제작된 솔루션은 조립의 자동화와 PCB의 복잡성을 단순화하는 동시에 성능을 높이고 비용과 전력 수요를 줄입니다.

첨단 패키징은 인공 지능(AI) 및 고성능 컴퓨팅(HPC)의 강력한 컴퓨팅 요구를 실현하는 데 도움이 됩니다. 이 접근 방식은 더 작고 전력 소모가 적은 구성으로 더 많은 기능을 제공합니다. NVIDIA와 같은 AI 및 HPC용 하드웨어 공급업체는 첨단 패키징 공급망을 구축했습니다. 이들 업체는 전력 수요와 비용을 통제하면서 성능을 높이는 데 필요한 다기능 모듈을 생산하기 위해 Intel과 TSMC의 첨단 패키징 기능을 선택했습니다.  

첨단 반도체 패키징은 여러 기술을 사용하여 IC 칩을 패키지에 보다 효율적으로 결합합니다.

첨단 패키징을 이해하기 위한 좋은 출발점은 반도체 파운드리에서 사용하는 구성 요소와 다양한 첨단 패키징 기술을 살펴보는 것입니다. 

구성 요소

• 칩렛: 패키지 수준에서 다른 칩렛 및 다기능 IC 칩과 결합된 특정 기능에 최적화된 패키지되지 않은 개별 다이입니다.
• 다이: 하나 이상의 기능을 수행하도록 설계된 회로가 포함된 대형 웨이퍼에서 절단된 반도체 재료 블록입니다.  다이가 기판 또는 다른 다이에 연결되면 칩이 됩니다.
•  I/O 패드 또는 범프: 칩 내부 또는 외부로 신호를 보내는 데 사용되는 칩 표면의 전도 영역입니다.
• Interconnect: 두 개 이상의 회로 요소를 연결하여 그들 사이에 전류를 전달하는 구조입니다. 일반적으로 하나 이상의 다이를 연결하는 얇은 구조입니다.
• 인터포저: 하나 이상의 칩과 기판 사이에 있는 재료 층입니다. 첨단 패키징에서는 재료가 실리콘 또는 유리 기반일 수 있습니다.
• 인쇄 회로 기판(PCB): 전자 시스템의 구성요소를 전기적으로 연결하는 다층 회로를 사용하여 견고하거나 유연할 수 있는 평면 구조입니다. 일반적으로 단단한 경우에는 FR4로, 유연한 경우에는 폴리아미드로 만듭니다.
• 재배포 계층(RDL): 더 유리한 I/O 패드를 생성하는 내부 전도 경로를 포함하는 다이 아래의 추가 금속층입니다.
• 솔더 볼: 반도체 패키지의 구성 요소를 연결하는 데 사용되는 작은 땜납 덩어리입니다. 무엇을 연결하느냐에 따라 크기가 달라집니다.
• 기판: 패키지의 다른 구성 요소를 물리적, 전기적으로 연결하는 회로가 포함된 평면 구성 요소입니다. IC 기판은 반도체 재료 층과 FR4 또는 폴리아미드로 만들어진 적층 기판입니다.
• SoC(System-on-Chip): 모든 컴퓨터 또는 전자 시스템 기능을 단일 칩에 통합하는 IC 칩입니다.
• TSV(Through Silicon Via): 실리콘 웨이퍼 또는 다이의 상단과 하단 사이의 전기 연결입니다. 이렇게 하면 얇은 반도체 재료가 구성 요소 간의 상호 연결로 바뀝니다.
• 와이어 본드: 다이와 기판 사이 또는 여러 다이 사이의 와이어입니다. 패키지의 구성 요소를 연결하는 비교적 저렴한 이 방법은 전통 패키징에서 사용됩니다.

기술

2.5-D 스택은 TSV가 있는 인터포저를 사용하여 여러 칩을 패키지에 부착하고, 3D 스택은 다이에 설계된 TSV를 사용하여 다이를 수직으로 쌓습니다.

• 2.5-D: 2.5-D 기술은 IC 기판에 여러 개의 다이를 부착하는 대신 다이와 기판 사이에 인터포저를 사용합니다. 인터포저는 TSV를 사용하여 인터포저를 통해 신호를 전달합니다.
• 3D-IC: 여러 개의 다이를 서로 겹쳐 쌓는 방식입니다. TSV는 다이를 연결합니다.
• 팬 아웃 웨이퍼 레벨 패키징: RDL은 칩의 고밀도 I/O 패드에서 기판의 더 큰 볼 그리드 어레이로 전환합니다.
• 시스템 인 패키지(System-in-Package, SiP): 2.5-D 또는 3D-IC 기술은 완전한 컴퓨터 또는 전자 장치 패키지를 생산하는 데 사용됩니다. SiP는 SoC 솔루션에 필요한 모든 IC를 배치하는 대신 여러 다이를 결합하여 단일 패키지에서 동일하게 작동하도록 합니다.

여행 가방 포장부터 최신 GPU 모듈 제작까지 패키징은 공간에 필요한 모든 것을 최대한 효율적으로 맞추는 것입니다. 첨단 반도체 분야의 경우 비용 목표를 유지하면서 전력 무결성, 신호 무결성, 열 무결성 및 기계적 스트레스 문제도 처리해야 합니다.

Interconnect

패키지의 각 칩은 모듈을 나머지 전자 장치에 연결하는 I/O 패드에 연결되어야 합니다. Interconnect, TSV 또는 와이어와 같은 전도성 경로는 패키지에 설계되어야 합니다. 신호를 전달하기 때문에 각 경로를 검사하여 신호가 이웃 신호를 방해하지 않고 과열되지 않는지 확인해야 합니다.  

전력

전력 효율성은 시장을 주도하는 차별화 요소입니다. 고객은 적은 전력으로 더 많은 작업을 수행하기를 원하므로 패키지 설계자는 전력 소비와 손실을 최소화하는 기술을 활용하고 구성을 개발해야 합니다.

열

패키지의 모든 구성 요소는 전류가 가해지면 열이 발생할 수 있습니다. 패키지에는 열 축적을 최소화하고 구성 요소에서 열을 멀리 전달하며 사용되는 장치에 영향을 미치는 구성 및 재료를 활용하는 열 관리 솔루션이 필요합니다.

견고성

패키지가 가열되고 냉각되면 재료가 팽창하고 수축합니다. 설계자는 각 재료의 팽창 차이와 반복적인 성장 및 수축으로 인해 상호 연결이나 칩에 오류가 발생하지 않도록 다양한 재료와 인터커넥트 기술을 사용해야 합니다. 또한 솔더 볼 피로와 패키지 설계가 자동차, IoT, 항공우주 등의 응용 분야에서 열악한 환경의 마모와 파손에도 견뎌내야 한다는 것을 고려합니다.

비용

경쟁이 치열한 반도체 산업에서는 비용이 주요 동인입니다. 백엔드 프로세스 패키징으로서 전통 칩 패키징은 노동 집약적이며 운송 비용이 포함될 수 있습니다. 첨단 패키징 프로세스는 자동화를 활용하고 패키징을 통합 테스트를 포함한 선행 프로세스의 일부로 이동해야 합니다. 설계자는 종종 최적화 도구를 활용하여 비용을 염두에 두고 옵션을 지능적으로 선택합니다. 

반도체 공급망의 위아래로 기업들은 첨단 패키징, 성능 향상, 비용 절감을 포함하는 로드맵을 개발하고 있습니다. Yole Intelligence의 최근 연구에 따르면 2022년 첨단 패키징은 920억 달러 규모 산업의 48%를 차지한 것으로 나타났습니다. 보고서는 2028년까지 이 비중이 1,360억 달러 규모의 산업에서 58%로 성장할 것으로 예측하고 있습니다.

차세대 패키징 제조에서는 전력 효율적이고 경제적인 패키지, 보다 컴팩트한 칩 설계 및 시스템 인 칩 애플리케이션에 대한 증가하는 수요를 충족하기 위해 새로운 재료, 향상된 자동화 및 혁신적인 기술을 활용해야 합니다.

국가와 기업 간 패키징 생태계 경쟁이 치열해질 것입니다. 2023 CHIPS 법에는 National Advanced Packaging Manufacturing Program에 30억 달러의 자금이 포함되어 있습니다. 업계 선두주자인 Intel, TSMC, Amkor는 새로운 첨단 패키징 시설을 개발하기 위해 2023년에 각각 35억 달러, 29억 달러, 20억 달러의 투자를 발표했습니다.

제조 공장의 기술 외에도 엔지니어는 설계 워크플로에 통합할 수 있는 특정 패키징 기술을 지원하는 더 나은 소프트웨어 도구를 찾고 있습니다. 예를 들어 Ansys, Microsoft, TSMC는 최근 2.5D/3D-IC 패키징을 위한 클라우드 기반 스트레스 시뮬레이션 도구 세트를 공동 개발했습니다.

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