快速规格
Ansys VeloceRF使您能够对紧密封装了多个器件和线路的器件进行合成，从而实现优化的芯片平面布置图。在详细布局之前对任意数量的感应器件之间的耦合进行分析，将减小设计尺寸并减少或消除护环。
电感和传输线
综合和模拟3nm的螺旋器件和T线
Ansys VeloceRF可显著减少用于合成与建模复杂螺旋器件和T线的时间，从而缩短设计周期。编译电感或变压器的几何结构仅需几秒钟，而对其进行建模和分析只需几分钟。它与领先的EDA平台集成，可实例化用于流片的布局。
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综合DRC检查器件
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获得所有主要代工厂的支持
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硅验证
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减小硅尺寸和降低成本
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DRC-检查器件 -
低至3nm -
已验证准确的 -
器件形状库
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多器件耦合 -
使用参数扫描进行优化 -
生成PCell/PyCell -
减小器件尺寸
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包括LDE效应 -
S参数和RCLk
Ansys VeloceRF可显著减少用于合成与建模复杂螺旋器件和T线的时间，从而缩短设计周期。
电感尺寸以及电感之间的串扰会影响芯片尺寸。Ansys VeloceRF可通过使用优化标准和几何约束来帮助您设计较小的器件。此外，它还可以计算任意数量的电感之间的耦合，以便更好地优化芯片基板面积并优化电路环境中的电感。Ansys VeloceRF的参数扫描支持功能可在电路环境中提供最佳性能的解决方案。经过代工厂验证的精度可降低设计中的风险，而经过硅验证的模型有助于消除串扰故障。
Ansys VeloceRF目前支持200多种独特的代工厂工艺，并适用于任何低至3nm的工艺，其中包括来自所有半导体代工厂（台积电、UMC、Global Foundries、TowerJazz和三星等）的CMOS、BiCMOS、GaAs、SOS和SOI。该工具可与领先的EDA设计平台和任何LVS工具集成。
合成和建模螺旋器件和T线，以实现低至3nm的毫米波设计
Ansys VeloceRF只需几分钟即可合成和建模毫米波螺旋器件和T线。它可产生DRC/DFM检查器件——包括填充至3nm。这些器件采用无源、因果S参数和高度紧凑的RLCk网表模型进行建模，并且可作为PCell/PyCell提供，以实现最大的几何灵活性。情景优化通过对多个器件和生产线进行紧凑的平面布置图封装以及减少或消除保护环，可以显著减小芯片尺寸。它通过预定义的器件构建模块库支持高频，并支持任意数量的感应器件之间的耦合。
主要特性
VeloceRF提供硅上感应器件的全面hecheng、建模、分析和优化。
- 硅验证
- 优化平面布置图封装
- 减小器件尺寸
- 预定义形状库
- 通过参数扫描优化性能
- 获得200多种芯片技术的支持
可便捷访问的Ansys软件
所有用户（包括残障人士）都可以访问我们的产品，这对Ansys至关重要。因此，我们努力遵循基于美国访问委员会（Section 508）、网页内容无障碍指南（WCAG）和自愿产品可访问性模板（VPAT）的当前格式的可访问性要求。